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最新VLSI硕士研究生复习题库资料.docx

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最新VLSI硕士研究生复习题库资料.docx

一. 填空 集成电路中的电阻分为金属层电阻 ,多晶硅电阻和扩散电阻等 ?金属层电阻的阻值只与该 电阻的设计 有关;多晶硅电阻和扩散电阻的阻值除与该电阻的设计 有 关外还与导电区的 有关? MOS集成电路中的寄生电容大致可分为 , 和 三 大部分? 在MOS传输门中,NMOS管对 电平传输有损耗,PMOS管对 电平传输有损 耗? 高电平噪声容限 MNH表达为 ,低电平噪声容限 MNL表达为, 噪声容限MN表达为 。 存储器可以实现组合电路。 若使用128 X 8bits 的存储体可实现 个 输入的逻辑函数。 CMOS与非门电路直流特性设计中 ,假设各管几何尺寸相同和工艺参数不变 ,最恶劣情况将 发生在 NMOSf 的状态下,这时输出 电平最差? CMOS或非门电路直流特性设计中 ,假设各管几何尺寸相同和工艺参数不变 ,最恶劣情况将 发生在 NMOSf 的状态下,这时输出 电平最差? 在MOS集成电路的制造实现中,NMOS晶体管是在 型的衬底材料上制成的;PMOS 晶体管是在 型的衬底材料上制成的。 三态逻辑门电路的三种输出状态分别为高电平、 和 当NMOS晶体管的栅源电压 VGSn、漏源电压VDSn满足关系VDSn =VGSn时,该NMOS晶体 假设各管几何尺寸相同和工艺参数不变 ,将使脉冲波形 假设各管几何尺寸相同和工艺参数不变 ,将使脉冲波形 CMOS或非门电路时间特性设计中 的 沿变差。CMOS与非门电路时间特性设计中假设各管几何尺寸相同和工艺参数不变, 的 沿变差。 CMOS与非门电路时间特性设计中 假设各管几何尺寸相同和工艺参数不变 ,将使脉冲波形 的 沿变差。 集成电路中的电阻分为金属层电阻 多晶硅电阻和扩散电阻等 .金属层电阻的阻值只与该 电阻的设计 有关;多晶硅电阻和扩散电阻的阻值除与该电阻的设计几何尺寸有关 外还与导电区的 在CMOS专输门中,NMOS管对 电平传输有损耗,PMOS管对 电平传输有 损耗■ CMOS与非门电路直流特性设计中 ,假设各管几何尺寸相同和工艺参数不变 ,最恶劣情况将 发生在NMOSf 的状态下,这时输出低电平最差 . 存储器可以实现组合电路。若使用 128 X 8bits 的存储体可实现 8个 输入的逻辑函 数。TOC \o "1-5" \h \z 在MOS集成电路的制造实现中, NMOS晶体管是在 型的衬底材料上制成的; PMOS 晶体管是在 型的衬底材料上制成的。 三态逻辑门电路的三种输出状态分别为高电平、 和 。 二、简答题: ?他们各自有什么特点,(5分) ?他们各自有什么特点, (5分) 2、 什么是数字系统设计过程中逻辑功能仿真,它的意义是什么 ? 3、 什么是数字系统设计过程中的后仿真,它的意义是什么 ? (3分) 4、 什么是单位晶体管。单位晶体管在版图及参比分析中的作用是什么? 5、 单位负载与单位驱动能力是怎样表述的 ? (3分) 6、 单位负载与单位驱动能力在数字集成电路设计中有什么意义 ? (3分) 7、 数字集成电路的时延模型是怎样表达的 ?各部份分别代表什么含义 ? &从测试的角度考虑问题,在电路设计中应采用什么样的电路元件和电路结构能有效地保证仿真和 制成电路的有效测试。 9、 数字集成电路中,什么是信号边沿歪斜?产生的原因是什么 ? 10、 数字集成电路中信号边沿歪斜会产生什么不利影响,产生的原因是什么 ? (6分) 11、 信号边沿歪斜会对数字集成电路产生什么不利影响,产生的原因是什么 ? 12、 改善信号边沿歪斜的措施有哪些方法 ?这些方法的主要着眼点在哪里 ? 13、 关键时延路径的基本概念是什么 ?对系统有哪些影响? 14、 噪声容限的基本意义?表达形式?当某逻辑器件的输入输出电平为: Vol = 0.5 V, Voh= 2.7 V, Vil =0.8 V, Vih = 2.0 V,则噪声容限值是多少。TOC \o "1-5" \h \z 15、 静态同步系统的基本定义是什么 ? 16、 系统总线设计中对总线上的信号传递有什么规定 ? 17、 请画出数字倒相器直流转移特性曲线 ,并说明曲线中各参数的含义是什么 ? 18、 请画出数字倒相器时间波形曲线 ,并说明曲线中各参数的含义及定义是什么 ? 1、 数字系统设计过程中逻辑功能仿真的意义是什么 ? 2、 什么是关键时延路径?它对系统有哪些影响? 3、 静态同步系统的基本定义是什么 ? 4、 噪声容限的基本意义?当某逻辑器件的输入输出电平为: Vol = 0.5 V, Voh= 2.7 V, Vil = 0.8 V Vih = 2.0 V 则噪声容限值是多少。 5、 系统总线设计中对总线上的信号传递有什么规定 ? 二、选择题 数字倒相器输入输出直流电压特性曲线如图所示,曲线中有参数 Voh、Vol、Vth、Vih、Vil。 C)最小输入高电平(D)逻辑门阈值电压C)最小输入高电平(D) C)最小输入高电平(D)逻辑门阈值电压 C)最小输入高电平(D)逻辑门阈值电压、③ Vth 是指 、 ④Vol是指 、⑤ V il是指 。 (A)最小输出高电平(B)最大输出低电平(C) 最小输入高电平(D)逻辑门阈值电压(E)最大输 入低电平 (A)最小输出高电平(B)最大输出低电平 (C)最小输入高电平(D)逻辑门阈值电压(E) 最大输入低电平 (A)最小输出高电平(B)最大输出低电平 (C)最小输入高电平(D)逻辑门阈值电压 (E)最大输入低电平 (A)最小输出高电平(B)最大输出低电平( (E)最大输入低电平 (A)最小输出高电平(B)最大输出低电平( E)最大输入低电平 当NMOS晶体管的栅源电压 VGSn、漏源电压VDSn满足关系0 < VDSn < VGSn-VTn时,该晶体管处 于① 工作状态;这时该晶体管的漏极电流表达为 lDn=^ 。 (A)截止区 (B) 线性导通区 (C) 有源导通区 ② (A) 0 (B) 3 n[(V GSn-VTn) V DSn - 0 2 .5V DSn ] (C) 2 0.5 3 n(VGSn-VTn) 当 i NMOS 晶体管的栅源电压 VGSn、漏源电压 V DSn满足关系 0 < V GSn-V Tn < V DSn 时,该 NMOS 晶体管处于 ①工作状态;这时该 NMOS晶体管的漏极电流表达为lDn = ②。 ① (A) 截止区 (B) 线性导通区 (C) 有源导通区 (D)线性电阻区 ② (A) 0 (B) 3 n[(V GSn-VTn) VDSn - 2 0.5V DSn ] 2 (C) 0.5 3 n(VGSn-V Tn) NMOS晶体管的衬底应连接在① NMOS晶体管的衬底应连接在① (A) 电源正极 (B)电源负极 (A 电路高电位点(B)电路低电位点 NMOS晶体管的源极应连接在 ② (C)漏极 (D)无连接 (C)漏极 (D)无连接 PMOS 晶体管的源极应连接在 或 。 (A) 电路高电位 (B)电源负极 (C)漏极 (D) 无连接 (A) 电源正极 (B)电源负极 (C)漏极 (D) 无连接 在静态 CMOS数字逻辑电路

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